مدیریت ویاها در طراحی سیگنال‌های تفاضلی با سرعت ۵۶ گیگابیت بر ثانیه

در طراحی PCBهای پرسرعت، ویاها (Vias) فقط اتصالاتی برای عبور سیگنال میان لایه‌ها نیستند؛ آن‌ها می‌توانند بر یکپارچگی سیگنال (Signal Integrity) نیز تأثیر بگذارند. ظرفیت خازنی و اندوکتانس انگلی ویا، به‌ویژه در مسیرهای تفاضلی با نرخ داده بالا، ممکن است باعث بازتاب سیگنال و تغییر رفتار الکتریکی مسیر شود.

مقاله منتشرشده در مجله PCD&F به روش‌های مدیریت ساختار ویاها برای حفظ کیفیت سیگنال در زوج‌های تفاضلی با نرخ داده تا ۵۶ گیگابیت بر ثانیه می‌پردازد. طراحی مناسب انتقال سیگنال میان لایه‌ها برای رابط‌های پرسرعت، سرورها و تجهیزات مخابراتی اهمیت زیادی دارد.

با افزایش سرعت انتقال داده در سرورها، تجهیزات شبکه و سامانه‌های پردازش هوش مصنوعی، حفظ یکپارچگی سیگنال (Signal Integrity) به یکی از چالش‌های اصلی طراحی بردهای مدار چاپی تبدیل شده است. در این شرایط، حتی جزئیاتی مانند نحوه عبور یک مسیر سیگنال از یک لایه به لایه دیگر می‌تواند بر عملکرد کل سیستم تأثیر بگذارد.

یکی از اجزای مهم در این مسئله، ویا (Via) است. ویا یک اتصال رسانا است که امکان انتقال سیگنال بین لایه‌های مختلف PCB را فراهم می‌کند. اگرچه این اتصال در ظاهر ساده است، اما از دیدگاه الکتریکی دارای اندوکتانس و ظرفیت خازنی انگلی است. این ویژگی‌ها در فرکانس‌های بالا می‌توانند موجب تغییر امپدانس مسیر و ایجاد بازتاب سیگنال شوند.

چرا ویا در مسیرهای پرسرعت اهمیت دارد؟

در طراحی زوج‌های تفاضلی (Differential Pairs)، دو سیگنال مکمل با یکدیگر منتقل می‌شوند و گیرنده اختلاف ولتاژ آن‌ها را تشخیص می‌دهد. این روش در رابط‌هایی مانند PCI Express، Ethernet پرسرعت و سایر ارتباطات دیجیتال پرسرعت کاربرد گسترده‌ای دارد.

هنگامی که دو مسیر تفاضلی از یک لایه به لایه دیگر منتقل می‌شوند، چند مسئله مهم مطرح می‌شود:

• ناپیوستگی امپدانس: تغییر هندسه مسیر در محل ویا می‌تواند باعث بازتاب بخشی از انرژی سیگنال شود.
• Stub یا شاخه اضافی ویا: بخش استفاده‌نشده از یک ویا ممکن است مانند یک ساختار تشدیدی رفتار کند و پاسخ فرکانسی مسیر را مختل کند.
• تغییر مسیر جریان برگشتی: اگر اتصال بین لایه‌ها با تغییر نامناسب صفحه مرجع همراه باشد، جریان برگشتی سیگنال ممکن است مسیر نامطلوبی پیدا کند.
• عدم تقارن زوج تفاضلی: تفاوت در هندسه یا طول الکتریکی دو مسیر می‌تواند تبدیل مد تفاضلی به مد مشترک را افزایش دهد و کیفیت سیگنال را کاهش دهد.

راهکارهای مهندسی برای بهبود عملکرد

برای کاهش این مشکلات، طراح باید ساختار ویا، لایه‌های عبور سیگنال و صفحه مرجع را هم‌زمان بررسی کند. استفاده از ویاهای Backdrilled یا ساختارهای مناسب Blind/Buried Via در صورت توجیه فنی و اقتصادی می‌تواند طول Stub را کاهش دهد. همچنین، حفظ تقارن زوج تفاضلی و فراهم‌کردن مسیر مناسب برای جریان برگشتی اهمیت دارد.

در طراحی‌های حساس، شبیه‌سازی الکترومغناطیسی سه‌بعدی (3D EM Simulation) و بررسی نمودارهای S-Parameters می‌توانند رفتار انتقالی و بازتابی ساختار ویا را ارزیابی کنند. برای تأیید نهایی نیز اندازه‌گیری‌هایی مانند TDR و VNA، متناسب با کاربرد و تجهیزات در دسترس، مفید هستند.

منبع: Printed Circuit Design & Fab (PCD&F)